IT之家 El 8 de noviembre, Tesla anunció su nueva hoja de ruta para el acelerador de IA, que revela aún más las direcciones de investigación de chips de la empresa en los próximos años. Según esta hoja de ruta, se espera que la capacidad de cálculo del acelerador de razonamiento de sexta generación de Tesla sea 80 veces mayor que la del chip de cuarta generación actual; mientras que el Dojo D3 para tareas de entrenamiento abandonará la arquitectura centrada en SRAM y pasará a un diseño de múltiples núcleos, con memoria HBM de alto ancho de banda.
Además, Tesla también comenzó a reemplazar el nombre “Inteligencia Artificial” (Artificial Intelligence, AI) por “Super Inteligencia” (Super Intelligence, SI), y a utilizar la serie SI para los aceleradores de IA de su empresa. Por la misma razón, Musk también confirmó recientemente que SpaceXAI pasará a llamarse SpaceXSI.
Ruta de desarrollo del acelerador de IA de Tesla
Según la información divulgada, la línea de productos de chips actual de Tesla y sus planes son los siguientes:
Proyecto | HW3 / AI3 | SI4 / HW4 | SI5 / AI5 | SI6 / AI6 | Dojo D1 | Dojo D3 |
|---|---|---|---|---|---|---|
Uso | Razonamiento | Razonamiento | Razonamiento | Razonamiento | Entrenamiento | Entrenamiento |
Proceso de fabricación | Samsung 14nm | Samsung 7nm | TSMC 3nm / Samsung 2nm | 2 nm | TSMC 7nm | Por determinar |
Arquitectura | Unidad monomórfica | Unidad monomórfica | Módulo de múltiples chips (MCM) | Módulo de múltiples chips (MCM) | Sistema a nivel de wafer (SoW) | Múltiples núcleos |
Encapsulado | FCBGA | FCBGA | MCM | MCM | InFO_SoW (unidad de cálculo de entrenamiento) | 2.5D + 3D |
Tipo de memoria | LPDDR4 | GDDR6 | GDDR6 / GDDR7 (por determinar) | GDDR7 (por determinar) | SRAM en la piel | HBM de tipo apilado |
Capacidad de memoria | 8GB | 16GB | 96GB | 144GB | Cada chip tiene 440 MB de SRAM; cada wafer tiene 11 GB de SRAM | Por determinar |
Ancho de banda de memoria | Aproximadamente 68GB/s | Aproximadamente 224GB/s | Por determinar | Por determinar | Aproximadamente 10 TB/s en la placa | Por determinar |
Potencia de cálculo relativo a SI4 | — | 1 vez | 40 veces | 80 veces | — | — |
Fuerza de precálculo (TOPS) | 72 | 216～576 | 8640～23040 | 17280～46080 | 362 TFLOPS | Por determinar |
Fuerza de precalculo (POPS) | 0.072 | 0.216～0.576 | 8.64～23.04 | 17.28～46.08 | 0.362 PFLOPS | Por determinar |
Estado actual | Eliminado | Producción en serie | Cerca de la producción en masa | En fase de desarrollo | Se detuvo | En fase de desarrollo |
Dojo D3: ¿Ya no se utiliza la integración a nivel de wafer?
IT之家 observa que, entre los cambios más notables en esta hoja de ruta, quizás sea el hecho de que Tesla ha reiniciado el proyecto de acelerador de entrenamiento Dojo desarrollado por sí mismo.
Musk canceló todo el proyecto Dojo a nivel de wafer en agosto de 2025, y en agosto de 2026 afirmó que SpaceX y xAI utilizarían hardware NVIDIA en todos sus centros de datos terrestres y espaciales. Sin embargo, la tercera generación de Dojo D3 será明显 diferente de las dos generaciones anteriores, Dojo D1 y Dojo D2.
Tesla describe la próxima generación de Dojo D3 como un acelerador de entrenamiento basado en chiplets, que utiliza tecnologías de encapsulado 2.5D y 3D, y cuenta con memoria HBM apilada.
Esto es muy diferente de la arquitectura System-on-Wafer (SoW) que se utilizó inicialmente en el Dojo D1. El D1 dependía principalmente de SRAM distribuida en bloques, y mediante tecnología de encapsulado a nivel de wafer, conectaba 25 procesadores D1 para ofrecer un total de 11GB de SRAM.
D3 se dirige hacia HBM, lo que significa que Tesla espera aumentar significativamente la capacidad de memoria. Los modelos de IA modernos necesitan una gran cantidad de memoria para almacenar los parámetros del modelo, los valores de activación y los datos de cálculo intermedios. Desde el punto de vista de la capacidad, el SRAM ya no es adecuado para satisfacer estas necesidades.
El uso de HBM hace que la ampliación de la capacidad de memoria sea más fácil, pero también implica diferentes equilibrios en cuanto a retraso, ancho de banda, encapsulamiento y consumo de energía. Aún no está claro si Tesla ha abandonado completamente la tecnología de integración a nivel de wafer.
Una posibilidad es que Tesla siga utilizando la tecnología de encapsulado a nivel de wafer para conectar los chips lógicos, y sobre ellos emparejar módulos HBM personalizados.
Otra posibilidad es que Tesla considere que el costo de la integración a nivel de wafer es demasiado alto, y solo tiene valor en arquitecturas específicas dominadas por SRAM. Si se continúa añadiendo HBM sobre los circuitos lógicos que utilizan interconexiones a nivel de wafer, se incrementará aún más la complejidad del diseño, las dificultades de refrigeración y la dificultad de fabricación, posiblemente reduciendo la tasa de calidad de los chips, además de generar problemas de fiabilidad a largo plazo, lo que finalmente eleva los costos.
Aunque es posible resolver la mayor parte de los problemas mediante el aumento del diseño redundante y la mejora en las tecnologías de procesamiento, estas medidas aumentarían los costos. Por lo tanto, parece más probable que D3 utilice una arquitectura de chip tradicional en lugar de encapsulación a nivel de wafer.
Actualmente, Tesla aún no ha revelado las características específicas de la capacidad de cálculo de D3, la capacidad de memoria, el proceso de fabricación y el cronograma de investigación y desarrollo.
Sin embargo, la empresa indicó que Dojo D3 se optimizará para “espacio, entrenamiento y capacidad de expansión”. Esto significa que el producto no solo debe ofrecer un rendimiento computacional adecuado, sino también una fuerte capacidad de expansión. Esto también sugiere que D3 podría utilizar una arquitectura de acelerador más tradicional, en lugar de un esquema de encapsulación a nivel de wafer.
Es aún más importante que D3 se optimice para la implementación en el entorno espacial. Esto podría significar que al menos algunas versiones deben tener capacidad contra las radiaciones.
SI6: Se espera que la capacidad de cálculo en los próximos años llegue a 80 veces la de HW4
Otra información importante en el mapa de ruta es que Tesla ha revelado el nivel aproximado de capacidad de cálculo del acelerador de razonamiento de sexta generación, SI6: se espera que su capacidad de cálculo alcance 80 veces la de HW4, y su capacidad de memoria será 9 veces mayor que la de HW4.
La cifra específica depende de cómo se mide el rendimiento de HW4. Según las estimaciones actuales, la capacidad de procesamiento de SI6 podría alcanzar entre 17280 y 46080 TOPS, es decir, entre 17.28 y 46.08 POPS. Sin embargo, todavía no está claro qué formatos de datos soporta SI6, por lo que estas cifras siguen siendo inciertas y solo pueden servir como referencia.
Por comparación, el potencia de cálculo de inferencia del GPU Rubin de NVIDIA es de 50 NVFP4 PFLOPS, el potencia de cálculo de entrenamiento es de 35 NVFP4 PFLOPS, y la potencia de cálculo para FP8/FP6 es de 17.5 PFLOPS.
Es importante destacar que el NVIDIA Rubin ya ha comenzado a entregarse a los clientes, mientras que el Tesla SI6 se espera que no sea lanzado hasta 2029 o 2030.
En la actualidad, el procesador de razonamiento de cuarta generación utilizado en los automóviles Tesla originalmente se llamaba HW4, luego fue renombrado como AI4 y recientemente ha sido rellamado como SI4. Este chip es fabricado por Samsung, tiene un proceso de fabricación de 7nm y utiliza una encapsulación tradicional de matriz de esferas FCBGA, con una memoria de 16GB GDDR6 prevista.
Cabe señalar que, según se dice, hay un error en el presentación de Tesla relacionada con ello: la etapa de fabricación del chip se indica como de 5nm, cuando en realidad debería ser de 7nm.
Tesla describió al SI4 como el punto de referencia para el rendimiento de la tecnología de conducción totalmente autónoma (FSD) actual, y el rendimiento de las próximas generaciones de chips se basará en él. Sin embargo, Tesla no ha anunciado oficialmente el poder computacional absoluto, la capacidad de memoria y el consumo de energía de este chip, por lo que es difícil hacer comparaciones precisas.
Musk ha dicho que el rendimiento de HW4 es entre 3 y 8 veces mayor que el de HW3. El poder computacional oficial de HW3 es de 72 TOPS, por lo que se estima que el poder computacional de HW4 será de aproximadamente 216 a 576 TOPS.
De acuerdo con el plan de desarrollo, el próximo generador de aceleración de razonamiento de la quinta generación, SI5 (también conocido como HW5 o AI5), utilizará un diseño de módulo de múltiples chips (MCM), dejando atrás el método de encapsulado tradicional utilizado en HW4.
Este chip será fabricado utilizando los procesos de fabricación de 3nm de TSMC y 2nm de Samsung, respectivamente.
Tesla espera que la capacidad de cálculo del SI5 sea 40 veces mayor que la del HW4. Musk explicó anteriormente que este aumento se debe a dos factores: una mejora de 8 veces en la capacidad de cálculo, principalmente gracias a un proceso de fabricación más avanzado y más unidades ejecutivas; además, la optimización del chip de silicio ha proporcionado un aumento de rendimiento de 5 veces.
Según esta estimación, la capacidad de cálculo de SI5 podría alcanzar entre 8640 y 23040 TOPS; los valores exactos dependen del estándar de capacidad de cálculo real de HW4.
Sin embargo, la consumición de energía estimada de SI5 también es bastante alta; según los diferentes escenarios de aplicación, podría alcanzar entre 250W y 800W. Por lo tanto, en esta etapa, todavía existe una gran incertidumbre en la estimación de sus rendimientos reales.
En cuanto a la memoria, se espera que la capacidad de SI5 llegue a 6 veces la de la generación anterior, es decir, 96 GB. Dependiendo de si se utilizará finalmente GDDR6 o GDDR7 como memoria, su ancho de banda podría estar entre 768 GB/s y 1.536 TB/s.
En cuanto al acelerador de razonamiento de sexta generación SI6, Tesla planea aumentar aún más su capacidad de cálculo en 80 veces la de HW4, y la capacidad de memoria llegará a ser 9 veces mayor que la del chip de la generación actual.
De acuerdo con las estimaciones mencionadas anteriormente, la capacidad de cálculo de SI6 podría alcanzar entre 17.28 y 46.08 POPS, mientras que la capacidad de memoria sería de 144GB. Para un acelerador de inferencia de IA, esto significa una cantidad considerable de capacidad de cálculo y memoria.
Tesla ha firmado un acuerdo con el departamento de fabricación de wafer de Samsung, y planea que este último produzca su acelerador de razonamiento de sexta generación. La colaboración durará hasta 2033.
La última hoja de ruta muestra que el SI6 utilizará un proceso de fabricación de 2nm. Teniendo en cuenta que el chip se lanzará entre 2029 y 2030, así como la hoja de ruta de ensamblaje actualizada por Samsung, el SI6 podría utilizar el SF2A de nivel automotriz, el SF2P mejorado en rendimiento, e incluso el SF2Z con tecnología de alimentación en la parte trasera.
Es importante destacar que Tesla no parece tener planes de utilizar la fábrica Terafab con el proceso Intel 14A para producir el SI6 en la década de 2030.
En cuanto a la encapsulación, el SI6 continuará con el diseño de módulos multi-chip (MCM) introducido por AI5/SI5/HW5. Esta elección es razonable, ya que Tesla ya habrá acumulado experiencia en el desarrollo y producción del acelerador de razonamiento de la quinta generación, y también podrá controlar los costos de encapsulación dentro de un rango relativamente razonable.
Actualmente, muchos fabricantes de automóviles están considerando el uso de diseños de múltiples núcleos y memoria HBM para los sistemas de encapsulación a nivel de chip (SiP) de la próxima generación, lo que también aumentará los costos de fabricación de los chips relacionados.
En cuanto a cuándo Tesla introducirá HBM en su acelerador de razonamiento, todavía no hay una respuesta clara, pero es probable que el SI6 no utilice este tipo de memoria.