テスラ、AIアクセラレーターのロードマップを更新：SI6の計算能力はHW4の80倍に達し、Dojo D3は宇宙向けに展開される

IT之家 11月8日の報道によると、テスラは更新されたAIアクセラレーターのロードマップを公開し、今後数年間のチップ開発の方向性をさらに明らかにした。このロードマップによると、テスラの第6世代推理アクセラレーターの計算能力は、現行の第4世代チップの80倍に達すると予測されている。また、トレーニングタスク用のDojo D3は、SRAMを中心としたアーキテクチャを捨て、マルチチップレット設計に移行し、積み重ね式HBM高帯域メモリを搭載することになる。

また、テスラは「人工知能」（Artificial Intelligence, AI）という名称を「超知能」（Super Intelligence, SI）に置き換え始め、自社のAIアクセラレーターにSIシリーズの命名を採用しました。同じ理由から、マスクも最近、SpaceXAIがSpaceXSIに改名されることを確認しました。

テスラAIアクセラレーターのロードマップ

公開された情報によると、テスラの現在のチップ製品ラインと計画は以下の通りです：

Dojo D3：ウェーハレベル統合をやめないのか？

IT之家が注目したところによると、このロードマップで最も重要な変化は、テスラが自社で開発したDojoトレーニングアクセラレータープロジェクトを再び開始したことだ。

マスクは2025年8月にウェーハレベルのDojoプロジェクト全体を中止し、2026年8月にはSpaceXとxAIが、地上および宇宙のデータセンターで全てニューランド・エレクトロニクスのハードウェアを使用すると発表した。しかし、第三世代のDojo D3は、前の2世代のDojo D1やDojo D2とは明らかに異なるものになる。

テスラは次世代のDojo D3を、チップレットに基づいたトレーニングアクセラレーターと描述しています。この装置は2.5Dおよび3Dパッケージ技術を採用し、スタッキング式HBMメモリを搭載しています。

これは、最初のDojo D1が採用したウェーハレベルシステム（System-on-Wafer、SoW）アーキテクチャとは大きく異なる。D1は主に分散型トップチップSRAMに依存し、ウェーハレベルパッケージ技術を通じて、25個のD1プロセッサを接続し、合計11GBのSRAMを提供している。

D3がHBMに転向することは、テスラがメモリ容量を大幅に増強したいということを意味します。現代のAIモデルは、モデルパラメータ、アクティベーション値、中間計算データを保存するために大量のメモリを必要とします。容量の観点から見ると、SRAMではもはやこのような要求を満たすことはできません。

HBMを採用することで、メモリ容量の拡張がより容易になるが、遅延、帯域幅、パッケージ化、消費電力のトレードオフも異なるものとなる。現在、テスラがウェーハレベル集積技術を完全に放棄したかどうかは明らかではない。

ある可能性として、テスラは依然としてウェーハレベルパッケージ化技術を用いて論理チップを接続し、その上にカスタムHBMモジュールを積み重ねるかもしれない。

もう一つの可能性は、テスラがウェーハレベルでの集積コストが高すぎると考えており、SRAMが主導する特定のアーキテクチャにおいてのみ高い価値があるということです。ウェーハレベルの接続を採用したロジックチップ上でHBMをさらに積み重ねると、設計の複雑さや放熱の難しさ、製造の難しさがさらに増大し、チップの良品率が低下する可能性があり、長期的な信頼性の問題も生じ、最終的にコストが高くなることになります。

冗長な設計を追加したり、製造技術を改善したりすることで、その問題の大部分を解決することができるが、これらの対策はコストを増加させる。したがって、D3はウェハレベルパッケージ化ではなく、従来のチップセットアーキテクチャを採用する可能性が高いようだ。

現在、テスラはD3の具体的な計算能力、メモリ容量、製造工程、研究開発のスケジュールを公表していません。

しかし、会社は、Dojo D3が「宇宙、トレーニング、能力の拡張」に向けて最適化されると述べています。これは、この製品が十分な計算性能を提供するだけでなく、強力な拡張能力も備えている必要があることを意味します。また、D3はウェハレベルパッケージング方式ではなく、より伝統的なアクセラレーターアーキテクチャを採用する可能性も高いと推測されます。

さらに注目すべきは、D3が宇宙環境での配置に向けて最適化されることです。これにより、少なくとも一部のモデルには放射線耐性が求められる可能性があります。

SI6：今後数年で計算能力はHW4の80倍に達すると期待される

ロードマップのもう一つの重要な情報として、テスラが第6世代の推論アクセラレータSI6の概略的な計算能力を公開しました。その計算能力はHW4の80倍に達すると予測され、メモリ容量はHW4の9倍です。

具体的な数値は、HW4の性能をどのように測定するかによります。現時点での推定によると、SI6の計算能力は17280～46080 TOPS、すなわち17.28～46.08 POPSに達する可能性があります。しかし、SI6がどのようなデータ形式をサポートしているかは現在明らかではないため、これらの数値には不確実性があり、参考値としてのみ扱うことができます。

対照的に、NVIDIA Rubin GPUの推論計算能力は50 NVFP4 PFLOPS、訓練計算能力は35 NVFP4 PFLOPSであり、FP8/FP6計算能力は17.5 PFLOPSである。

注意すべきは、NVIDIA Rubinがすでに顧客に提供が始まっているのに対し、テスラSI6は2029年から2030年にかけて初めて発売されると予想されることです。

現在、テスラ自動車が使用している第4世代の推論プロセッサは、初めはHW4と呼ばれ、その後AI4に改名され、最近ではSI4に再命名された。このチップはサムスンが製造し、7nm級のプロセスを採用しており、従来の逆装チップボールグリッドアレイ（FCBGA）パッケージを使用している。16GB GDDR6メモリを搭載すると予想されている。

注意すべきは、関連するテスラのプレゼンテーション資料に誤りがあるとされる点で、そのチップの製造プロセスを5nm級と記載しているが、実際には7nm級であるべきだということです。

テスラはSI4を、現在の完全自動運転（FSD）技術の性能基準とみなしています。今後出荷される各世代のチップの性能も、このSI4を基準に評価されます。しかし、テスラはこのチップの絶対的な計算能力、メモリ容量、消費電力について正式に公表していないため、正確な比較は困難です。

マスクは、HW4の性能がHW3の3～8倍であると述べていました。HW3の公式な計算能力は72 TOPSであり、これに基づくとHW4の計算能力は約216～576 TOPSになると推定されます。

ロードマップによると、次世代の第5世代推論アクセラレーター SI5（HW5またはAI5とも呼ばれる）は、マルチチップモジュール（MCM）設計を採用し、HW4で使用されていた従来のパッケージ方式を廃止する。

このチップは、TSMCの3nmプロセスとサムスンの2nmプロセスで製造される予定です。

テスラによると、SI5の計算能力はHW4の40倍に達すると予測されています。マスクは以前、この向上は二つの要因によると説明しています。一つは計算能力が8倍に向上し、これはより先進的な製造プロセスとより多くの実行ユニットのおかげです。もう一つはシリコンウェハーの最適化によって5倍の性能向上がもたらされるということです。

この推定によると、SI5の計算能力は8640～23040 TOPSに達する可能性があり、具体的な数値はHW4の実際の計算能力基準に依存します。

しかし、SI5の予想される消費電力もかなり高く、異なる利用環境によっては250W～800Wに達する可能性があります。そのため、現段階でその実際の性能を推定することには大きな不確実性が残っています。

メモリに関しては、SI5の容量が前世代の6倍、すなわち96GBに達すると予想されます。最終的にGDDR6かGDDR7のメモリを採用するかにより、帯域幅は768GB/sから1.536TB/sの間になる可能性があります。

第6世代の推論アクセラレーターSI6については、テスラはその計算能力をHW4の80倍にさらに向上させ、メモリ容量を現在の世代のチップの9倍にする計画です。

上記の推定によると、SI6の計算能力は17.28～46.08 POPSに達し、メモリ容量は144GBとなる。AI推論アクセラレーターとしては、これはかなり大きな計算能力とメモリ容量を意味する。

テスラはサムスン・ウェーハファーム部門と協定を結び、後者が第六世代の推論アクセラレータを製造することを計画しています。協力期間は2033年まで続きます。

最新のロードマップによると、SI6は2nm級の製造工程を採用することになっています。このチップが2029年から2030年にかけて発表されると予想され、サムスンが最近更新したファクトレッションロードマップを踏まえると、SI6は自動車用級のSF2A、性能向上版のSF2P、さらには背面電源技術を備えたSF2Zが使用される可能性があります。

注目すべきは、テスラが2030年代にTerafab工場でインテル14Aプロセスを用いてSI6を製造する計画を持っていないようであることです。

パッケージ化の面では、SI6はAI5/SI5/HW5が導入した多チップモジュール（MCM）設計を継続する。この選択は合理的である。なぜなら、当時にはテスラが第五世代の推論アクセラレーターの研究開発と生産経験を蓄積しており、パッケージ化コストを比較的合理的な範囲に抑えることができるからだ。

現在、多くの自動車メーカーが次世代のシステムレベルパッケージ（SiP）に多芯粒設計とHBMメモリを採用することを検討しており、これにより関連チップの製造コストが上昇する。

テスラが推理アクセラレーターにHBMを導入する時期については、現時点で明確な答えはありませんが、SI6ではおそらくこの種のメモリは使用されないでしょう。